信号仿真工程师考试题库

你好！\x0d\x0a 你这个专业太专业了，离开了铁路就就价值不高了。就业面不广！\x0d\x0a 如果你在铁路行业工作，又属于各级铁路局管辖，因为铁路局属于政府企业合一单位，你申报铁路信号工程师在本单位报名，要写两篇有分量的论文，填写有关表格，本单位（县团处级）盖章，其程序参看下条：\x0d\x0a目前，获得职称的方式有两种：考试和评审（不参加考试）。 一、正常申报条件 1.助理工程师职称： （1）大学本科毕业，从事专业技术工作一年以上。 （2）大学专科毕业，从事专业技术工作二年以上。 （3）中专毕业，从事专业技术工作三年以上。 （4）高中毕业，从事专业技术工作七年以上。 （5）初中以下学历人员，从事专业技术工作十年以上，同时应具备员级职务。 2.中级职称： （1）大学本科毕业，从事专业技术工作五年以上，担任助理工程师职务四年以上。 （2）大学专科毕业，从事专业技术工作六年以上，担任助理工程师职务四年以上。 （3）中专（高中）毕业，从事专业技术工作十年以上，担任助理工程师职务四年以上。 （4）初中以下学历人员须从事专业技术工作十五年以上，担任助理工程师职务四年以上。 \x0d\x0a 凡符合上述申报条件的人员，还必须遵纪守法，具有良好职业道德，能认真履行岗位职责，在本专业岗位上做出显著成绩，且具备相应的专业理论水平和实际工作能力。 二、申报材料清单 1.《专业技术职务评审表》（中、初级一式两份）、附件表（一式一份）；正表中主要工作业绩一栏要填写详细、具体。 2.上一年度的《专业技术人员考核登记表》。 3.专业论文和业务工作总结。 专业论文要求： (1)必须亲自撰写，不得抄袭。 (2)要结合本人工作和岗位实际。 (3)字数不少于 3000 字。 业务工作总结要求： (1)要把自己工作的经历写清楚。 (2)要把负责或参与的主要项目写清楚。 (3)要把发表的论文或取得了哪些主要成果、奖励写清楚。 (4)字数不少于 1500 字。 4.交验毕业证、初级职称证原件。 5.《专业技术人员水平能力测试合格证》； 6.其它能反映本人工作能力和重要业绩的相关材料。 7.一寸彩照6张，身份证，学历证复印件各两份。 凡不按上述要求备齐相关材料的，概不受理。 等你取得助理工程师职位满四年之后，会取得工程师的称号，但是在这之间要参加当地举办的职称考试，主要是英语和计算机，这个都比较简单。至于铁路信号工程师，这个是公司内部岗位的名称，和工程师这个职称是没有必然联系的。这个要根据那你所在公司的具体规定以及你的信号专业技术职务任职资格考试用书（工程系列初级、中级）：\x0d\x0a①公共题参考用书为《铁道运输概论》；\x0d\x0a②铁道信号专业《铁道信号》；\x0d\x0a\x0d\x0a 希望我的回答能帮助到你！

作为一名硬件工程师，如果板子打出来高速差分特性阻抗不满足要求怎么办？在不该PCB的情况下如何做临时tuning？首先，我们需要将几个公式了然于心： 平行板电容量C=εoA/h A表示平行板面积，h表示平板间距。 圆形导体局部自感 L=5d{ln(2d/r)-3/4} d为长度，r为半径 A表示平行板面积，h表示平板间距。 频域二阶阻抗公式 Z（w）=R+i（wL-1/wC），w=2πf 频域二阶 w指角频率，i为相位复数，f为频率。 微带线(microstrip)特性阻抗 Z={87/[sqrt(Er+)]}*ln[()] W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离，Er是PCB板材质的介电常数(dielectric constant) 带状线(stripline)特性阻抗 Z=[60/sqrt(Er)]*ln{4H/[π()]} 即与介电常数、铜箔厚度成反比；与介质厚度（与参考层的距离）成正比 综合上面3个公式，可领悟出，铜箔越厚，L越小，Z（w）=R+i（wL-1/wC），故特性阻抗变大；与参考层距离越大，C越大，Z（w）=R+i（wL-1/wC），故特性阻抗越小。 再实际一点，就是信号遇到容性阻抗时，特性阻抗会降低；遇到感性阻抗时，特性阻抗会升高。 S11=Vr/Vi=（Z2-Z1 ）/（Z2+Z1） S12=Vt/Vi=2*Z2/（Z2+Z1）          （2） Vi为反射前端信号电压，Vr为反射电压，Vt为反射后端信号电压，Z1为反射前端阻抗，Z2为反射后端阻抗，Vo为驱动端电压。Vi为传输线电压。 实际一点，就是如果后端阻抗大于输入阻抗，就是形成正反射，信号电压升高，即过冲；就是如果后端阻抗小于输入阻抗，就是形成负反射，信号电压降低，即下冲。我们经常在发送端加22~33Ω匹配串阻，就是因为CMOS输出阻抗很低，只有20~40Ω，需要进行阻抗匹配。 ADS建一个简单的前仿真线路 主要是因为兴趣玩玩，所以在线路上胡乱串联并联了LC，看看能不能调，正常情况下高速信号上肯定只有AC coup，所以结果会不怎么好看，损耗太严重。 扫描频率设置为1GHz~5GHz，设置差分S参数公式，提取差分回损SDD11，差分插损SDD12，TDR阻抗，史密斯圆图结果。 从Smith圆图上增加2个mark点，可以看出在1GHz时，阻抗约为超出100较多；在5GHz，阻抗低于100较多，且实部阻抗一直不在Zo圆圈附近，在实部和虚部高低之间一直来回震荡。 打开ADS tuning，调节串联LC和并联C的值，发现串联C的值影响几乎忽略不计，故此处不写，串阻R也是，发现对信号的损耗太大。 增大串联L从到，从史密斯圆图上发现1G~5GHz阻抗几乎在同一个实部圆圈上，由于阻抗匹配较好，所以SDD11回损几乎保持不变，TDR曲线几乎没变，但插损损失变得更加严重。 继续增大L到，从史密斯圆图上看，较低频的1GHz阻抗从时的实部降到，阻抗变小了很多；5GHz反而相反。插损更加严重，接收端能接受到的功率在2GHz下几乎无法满足了。 总结得出，串联L对特性阻抗的调试没有线性规律，还是取决于板子上信号频率，且L越大，插损越大，不宜采取此方法。 将并联电容从减小为，发现1GHz阻抗实部从降为实部从减为，史密斯圆圈变小，越来越靠近Zo，所以回损插损整体都变小。 将并联电容从增到为10nF，发现1GHz阻抗实部从升为实部从降为，史密斯圆圈变大，所以回损插损整体都变大，由于5GHz阻抗变化非线性，故并联电容无法线性调节阻抗。 将并联电容从10nF增到为100nF，发现1GHz阻抗实部虚部均几乎没有变化，不仅如此其他参数也没有变化，故可见并联C并不能一直影响特性阻抗，它有一个范围。综上，搞了半天，高速差分阻抗调试必须搭配频率，没有一定的规律可寻，而结合最开始说的公式，线宽线距过孔参考层都会影响到阻抗，所以还是安心在gerber前把阻抗控制好，注意review stackup和layout，否则万劫不复准备走人啊~